Prabhu Goel如何把晶片測試變成EDA基礎設施？從PODEM、Testscan到Gateway與Verilog

Prabhu Goel如何把晶片測試變成EDA基礎設施？從PODEM、Testscan到Gateway與Verilog

Prabhu Goel把半導體設計裡最容易被忽略的問題推到核心位置：一顆晶片不只要能被設計與模擬，還要能被有效測試、在製造缺陷出現時被分辨，並以工具和公司制度讓更多工程師使用。從IBM的PODEM自動測試圖樣生成演算法，到Gateway Design Automation的Testscan與Verilog，再到後來的Frontline、投資與教育捐助，他的工作把「設計正確」與「製造後可觀測」接在同一條EDA基礎設施上。

本篇以IIT Kanpur官方人物頁、IEEE技術導覽、Computer History Museum時間線、Berkeley工程資料與產業人物檔案交叉整理。Goel與Phil Moorby、Chi-Lai Huang共同推動Gateway與Verilog，但三人的分工不同；PODEM、Testscan、Verilog語言、模擬器、公司併購與後來的創投，也不能被壓縮成一個單線英雄故事。更準確的理解，是Goel把測試演算法、產品需求、資本策略與人才網絡組成一個能進入產業的系統。

從IIT Kanpur到Carnegie Mellon：先把理論和工程接起來

Goel在1970年從Indian Institute of Technology Kanpur電機工程系畢業，IIT Kanpur官方資料記載他獲得該屆President’s Gold Medal；之後在Carnegie Mellon University取得電機工程博士學位。這條學術路徑把數位邏輯、電腦架構、測試與計算方法放進同一個訓練框架，也讓他後來能在IBM研究環境中處理不只是某一個閘的錯誤，而是整套晶片測試如何被自動化。

當時積體電路的元件數量快速上升，人工撰寫測試向量變得越來越不經濟。測試工程師需要找出能激發某個故障、又能把故障效果傳到輸出端的輸入序列；一條看似簡單的邏輯路徑，可能因為扇出、重匯合、不可控制節點與不可觀測狀態而形成巨大搜尋空間。Goel選擇的研究方向，正面對這個由規模放大的組合爆炸。

PODEM的問題：如何讓搜尋不在錯的地方浪費時間

PODEM是Path-Oriented Decision Making的縮寫，IEEE Technology Navigator將它列為1981年由Prabhu Goel發展的自動測試圖樣生成方法。它延續早期D algorithm對故障激發與傳播的基本想法，但把決策和回溯的焦點限制在主要輸入與目標路徑上，減少直接在內部節點任意分支造成的搜尋浪費。

從工程角度看，PODEM不是魔法般消除NP-complete問題，而是用更有方向性的搜尋策略提高實際案例的成功率。演算法先選擇故障目標，建立讓故障生效的objective，再透過backtrace找出需要指定的輸入，接著模擬並檢查故障是否已傳到可觀測輸出；若矛盾，就回溯並換另一個決策。它把「找一組向量」轉成一個可解釋、可除錯、可在工具裡重跑的流程。

從邏輯故障到製造測試：把可測試性當成設計條件

ATPG的輸出不是漂亮的波形，而是要送進自動測試設備、在製造後對晶片施加刺激並觀察反應的測試圖樣。若一個故障能被激發卻不能被觀測，或測試成本高到無法在量產中執行，它對製造品質的價值就有限。Goel的研究讓設計者看見，testability不是晶片完成後才補上的報告，而是應在邏輯結構、掃描鏈、輸出觀測點與故障模型中早早規劃。

這種觀念後來形成design-for-test（DFT）的重要基礎。掃描設計、邊界掃描、內建自我測試與標準測試資料格式各有自己的技術與年代，不能全歸給PODEM；但PODEM示範了如何把故障模型、搜尋演算法與實體測試需求接成工具。對先進製程而言，缺陷種類更複雜、測試時間更昂貴，這種「先定義可觀測性，再設計邏輯」的策略仍然有效。

IBM的EDA組織：讓研究成果面對真實設計規模

IIT Kanpur官方資料指出，Goel在博士後加入IBM的EDA組織，並在那裡發展PODEM與相關設計驗證工作。IBM提供了大型電腦、真實電路、測試團隊與產品壓力，讓演算法必須面對記憶體限制、執行時間、資料輸入格式與工程師如何閱讀結果，而不只是論文中的小型網路。

研究機構與公司之間常有一個落差：論文可以只報告最好的案例，工具卻必須對失敗給出原因、對大電路維持可接受時間，並能被不同團隊重複使用。Goel後來創業時一直帶著這個標準。他不是把研究包成一個黑箱，而是把演算法的決策與回溯暴露在工程流程裡，讓使用者能知道某個故障為何未被覆蓋。

從IBM到Wang：HILO-2讓測試與描述語言相遇

產業人物資料記載，Goel在1981年前後加入Wang Laboratories，並成為HILO-2在美國的早期客戶之一。HILO-2同時有無故障邏輯模擬器與故障模擬器，能把設計行為和測試品質放在同一個環境裡。這段經驗使他更清楚看到，設計描述、模擬、故障注入與測試圖樣生成並不是四個獨立產品，而是客戶希望一次完成的工作鏈。

HILO沒有像Verilog那樣成為長期主流標準，但它的價值在於驗證了市場需求：工程師願意用文字和工具描述硬體，前提是工具能在可接受時間內告訴他設計是否可行、測試是否有效。Goel在Wang累積的客戶理解，後來直接影響Gateway第一個產品該先解決什麼問題。

Gateway Design Automation：用小資本切入昂貴流程

Goel在1982年離開Wang，成立Automated Integrated Design Systems，後來改名Gateway Design Automation。Berkeley工程資料與產業人物檔案都把Gateway描述為他創辦的EDA公司；早期公司資本有限，策略不是複製大型電腦公司，而是把一個高度痛苦、可量化的ASIC測試問題做成可購買的工具。

Testscan是這條策略的起點。它自動生成製造測試向量，協助工程師找出能篩選VLSI故障的刺激序列。這種產品有清楚的投資回報：若工具能提高故障覆蓋、降低人工時間或避免錯誤晶片進入客戶系統，晶片公司就有理由付費。Goel先用測試這個窄而深的入口建立客戶，再把模擬與硬體描述語言帶進更大的設計週期。

Testscan的商業邏輯：先賣可量化的結果

部分產業回顧提到，Gateway早期把Testscan授權給Raytheon與Texas Instruments，取得資金後才擴充工程團隊。這類公司史細節在不同來源的年份與金額表述並不完全一致，因此本篇只保留穩健結論：早期客戶與授權讓小型EDA公司能把研究工具轉成產品，並為招募Moorby與Huang等關鍵工程師提供了資源。

Goel的選擇很有策略性。他沒有先追求一個能涵蓋所有EDA階段的巨大平台，而是把測試向量的價值說清楚，再用客戶關係理解下一個痛點。當客戶開始要求更早驗證設計、更快模擬和更高層次描述時，Gateway才有理由把語言、模擬器與測試工具整合起來。

與Moorby、Huang合作：不同專業拼成Verilog

Goel招募Phil Moorby與Chi-Lai Huang後，Gateway形成一個互補團隊。Moorby有HILO與模擬器經驗，Huang關心語言如何被自動綜合，Goel則把客戶需求、測試產品與公司方向連接起來。Computer History Museum時間線明確記錄Goel與Moorby共同創造Verilog的產業脈絡，但語言的語法、模擬器與綜合可行性涉及三人及其他同事的不同工作。

這段合作的基礎設施意義，在於把設計和測試放回同一個文字模型。Verilog最初主要用於描述與模擬，後來可綜合的子集與工具才逐步成形；但從一開始，Gateway就希望設計者能用軟體描述電路、執行模擬並把結果交給更下游的工具。Goel提供的是把這種語言放進公司產品和客戶工作流的方向。

Verilog之外的Goel角色：讓語言能活下來的產品治理

如果只把Goel寫成Verilog共同發明者，會漏掉他作為創辦人與產品治理者的作用。語言需要文件、測試案例、客戶支援、版本節奏、授權策略與能負責修錯的團隊。Goel把Gateway從測試工具公司擴展成設計建模與驗證公司，讓Verilog不只是研究人員的語法，而是ASIC工程師每天要用的工具。

這也解釋了為何Verilog能在公司併購後繼續擴散。Cadence收購Gateway後，語言與模擬器接入更大的EDA套件，後來又透過Open Verilog International等安排走向更公開的標準化。Goel不能單獨決定這些後續政策，但他早期把產品做成可被多家公司採用的接口，為後來的生態留下了空間。

Cadence收購：從創辦人決策看EDA併購

Gateway在1989年前後被Cadence收購，Goel隨後在Cadence任職並參與公司董事與高階技術組織。對小型EDA創辦人而言，出售不只是財務事件，也決定工具能否進入更多製程庫、客戶支援與全球銷售系統。Goel選擇把公司的技術和人才交給更大平台，讓Verilog與Verilog-XL能在ASIC市場擴大使用。

併購同時帶來治理風險。若母公司只把工具當成短期產品，語言就可能被封閉、版本分裂或被競爭策略牽制；若能保留跨工具接口，社群便有機會持續投資。這段歷史提醒今日EDA創辦人，退出策略不能只看估值，還要問設計資料、語言規格與工程人才是否會被保留。

Frontline與後續創業：把測試經驗帶到新一代EDA

Goel離開Cadence後持續投資與創辦EDA公司，Berkeley的早期人物資料記載他在1990年代創立Frontline Design Automation，後來由Avant!收購。Frontline並非Gateway的簡單複製，而是反映EDA市場從單一模擬器走向更完整設計與驗證工具的變化。

他的創業方法保持一致：尋找一個複雜、昂貴、可以被工具化的工程環節，先建立可量化的改善，再用標準接口接到更大的流程。這種方法比追逐最熱門的晶片架構更耐久，因為每一代製程都會產生新的可測試性、驗證、時序或故障管理問題。

從硬體測試到網路安全：把可驗證性帶到另一個領域

IIT Kanpur的Prabhu Goel Research Centre for Computer and Internet Security由Goel捐助成立，官方資料顯示中心承擔研究、訓練與顧問工作。這不是他半導體職涯的直接延伸產品，但可以看出同一種策略：把複雜系統拆成可觀測、可測試、可回溯的問題，建立讓學生與研究團隊能長期工作的制度。

硬體故障測試與網路安全不能混為一談，威脅模型、證據與操作邊界完全不同；但兩者都需要明確定義失敗、設計觀測點、建立重現流程。Goel支持研究中心與學術席位，等於把他在EDA學到的「工具—人才—制度」循環投入下一個基礎設施領域。

Foundation for Excellence：把人才供應鏈當成長期基礎設施

Goel與妻子Poonam Goel成立Foundation for Excellence，提供印度經濟條件受限但學業優秀的醫學與工程學生獎學金。這項慈善工作不應被拿來掩蓋商業成就，也不能把受助者後來所有成果歸給捐助者；它的基礎設施價值在於降低高能力學生進入工程教育的財務門檻。

半導體產業需要長時間累積的數學、電路、軟體、測試與製程人才，單靠公司短期招募無法填補供應鏈。獎學金、研究中心、教授席位與可使用的工具共同構成較長的管線。Goel的捐助方向，延續了他在Gateway的信念：真正能擴大的不是某一次英雄式解決，而是讓更多人有條件學習、實驗與留下來。

PODEM對今日DFT與AI晶片測試的啟示

今日ATPG工具仍要從閘級網表、故障模型與DFT資訊產生測試圖樣，並將結果送進自動測試設備；IEEE資料也指出，現代流程常輸出STIL或WGL等標準格式。元件更多、故障類型更複雜，不代表舊演算法思想失效，而是需要在更大圖上使用更好的剪枝、並行搜尋、記憶體管理與學習型啟發式。

AI加速器與Chiplet又增加新的觀測問題：多時脈域、封裝互連、稀疏資料路徑、類比介面與安全狀態如何被測試？PODEM的提醒是，不能等到量產才問「我們看得到什麼」。設計初期就要選擇故障模型、安排可控制與可觀測節點、估算測試時間，讓可測試性和效能、面積、功耗一起做取捨。

三個必要的歷史邊界

第一，PODEM是Goel的重要研究成果，但ATPG還包括D algorithm、FAN、掃描設計、邊界掃描與大量後續研究，不能把整個DFT產業歸給一個演算法。第二，Gateway的Verilog是Goel、Moorby、Huang與團隊共同建立，Goel的創辦、產品與資本角色不同於Moorby的語言與模擬器實作。第三，Gateway出售、Frontline併購、投資與慈善的財務細節在不同公開資料中不完全一致，本文只採用可交叉驗證的制度與技術影響。

保留這些邊界，反而能看見Goel的獨特位置：他把學術演算法翻成可用產品，把測試需求帶進硬體描述語言公司，再把退出後的資本與教育資源投入下一代人才和研究。這是一種跨研究、創業、併購與公益的系統策略，不是單一專利或單一公司名稱。

延伸閱讀

若想把 EDA、晶片測試與 AI 硬體平台放在同一個工程視角，可以接著閱讀Jensen Huang 如何把 GPU 變成 AI 權力中心，對照硬體、軟體工具鏈、驗證與部署治理。

結語：讓晶片不只被設計，也能被證明可靠

Prabhu Goel的半導體基礎設施遺產，從PODEM開始：用有方向的搜尋讓自動測試圖樣生成能處理更大的電路；在Gateway，他把Testscan、模擬、硬體描述與公司產品接起來；在後續創業與捐助中，他又把可驗證性、人才與制度視為長期資產。

晶片設計的成功不只是一份能通過語法檢查的RTL，也不只是一顆在實驗室亮起來的樣品。它還要能被模擬、被綜合、被測試、被量產篩選、被追溯失敗原因，並讓下一代工程師學會如何改進。Goel留下的策略，就是把這些常被分開計算的問題，放進一條由演算法、工具、公司與人才共同維護的工程鏈。

延伸資料與來源

• IIT Kanpur：Dr. Prabhakar Goel官方人物頁：學歷、IBM、PODEM、Verilog與IEEE Industrial Pioneer Award。
• IIT Kanpur：Poonam and Prabhu Goel Chair：捐助席位與學術制度脈絡。
• IEEE Technology Navigator：ATPG：PODEM、故障模型、測試圖樣與現代流程。
• IEEE Technology Navigator：Test pattern generators：D algorithm、PODEM與搜尋空間改善。
• Computer History Museum：Verilog時間線：Goel、Moorby、Gateway與Verilog公開化歷史。
• Computer History Museum：Philip Moorby人物檔案：Gateway團隊分工與Verilog產品化背景。
• UC Berkeley ESD Seminar：Prabhu Goel biodata：Gateway、Cadence與Frontline職涯資料。
• Semiconductor Engineering：Prabhu Goel：PODEM、Gateway、Avery與投資活動整理。
• IIT Kanpur：Prabhu Goel Research Centre報告：研究中心、捐助與安全教育制度。
• Carnegie Mellon：Verilog implementation guide：Verilog設計、模擬、綜合與Goel創辦Gateway的教學脈絡。
• MOSIS官方入口：設計描述、測試與原型製造接口的延伸背景。

增量：把晶片測試拆成一條可移植的證據鏈

Prabhu Goel 這條路線可以再用「輸入、生成、模擬、診斷、移植」五個環節來讀。測試生成不是孤立的演算法展示：它必須把電路故障模型轉成可執行的測試向量，再交給模擬與實體測試確認；若結果要進入不同工具或製程，還要處理格式、時序、覆蓋率與失敗診斷的介面。也因此，PODEM、Testscan、Gateway 與 Verilog 放在同一篇裡時，重點不是把每個名詞排成履歷，而是觀察哪些介面讓方法可以被下一個團隊接手。

• 先問輸入：故障模型、電路描述與限制條件是否明確。
• 再問輸出：測試向量是否可模擬、可重現，並能追到失敗原因。
• 最後問移植：方法換到另一套 EDA 工具或製程時，哪些格式與驗證規則仍成立。

這個增量也提醒讀者區分三種證據：論文或技術文件證明方法存在，工具與流程文件證明介面如何運作，產業案例才可能支持實際採用規模。若缺少第三層，不宜把技術影響力直接寫成市場支配或商業成功。